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HDL仿真技能Skill hdl-simulation

HDL仿真技能是用于FPGA（现场可编程门阵列）和数字电路设计功能验证的专业技术能力。该技能专注于使用多种工业级仿真工具（如ModelSim/Questa、Vivado XSIM、VCS、Xcelium等）进行硬件描述语言（HDL）仿真，支持Verilog、SystemVerilog和VHDL。核心功能包括仿真环境配置、测试激励生成、波形调试分析、代码覆盖率收集以及混合语言仿真验证。关键词：FPGA验证、HDL仿真、功能验证、波形分析、覆盖率、SystemVerilog、ModelSim、Vivado、数字电路测试、硬件仿真。

嵌入式软件 0 次安装 0 次浏览 更新于 2/25/2026

name: hdl-simulation description: 用于FPGA设计功能验证的多仿真器专业能力 allowed-tools:

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HDL仿真技能

概述

跨多仿真器的HDL仿真专家技能，实现对FPGA设计的全面功能验证。

能力范围

  • 生成仿真脚本（do文件、tcl）
  • 配置ModelSim/Questa仿真
  • 配置Vivado仿真器（xsim）
  • 配置VCS和Xcelium仿真
  • 分析波形进行调试
  • 生成VCD和FSDB转储文件
  • 配置代码覆盖率收集
  • 支持混合语言仿真

目标流程

  • functional-simulation.js
  • testbench-development.js
  • uvm-testbench.js
  • constrained-random-verification.js

使用指南

仿真器设置

  • 创建项目特定的编译脚本
  • 配置库映射
  • 设置包含路径和搜索路径
  • 定义仿真选项
  • 配置波形转储格式

ModelSim/Questa

vlib work
vlog -sv +incdir+../rtl ../rtl/*.sv
vsim -voptargs="+acc" tb_top
add wave -recursive /*
run -all

Vivado仿真器（xsim）

xvlog --sv ../rtl/*.sv
xelab -debug typical tb_top -s tb_sim
xsim tb_sim -runall

VCS

vcs -sverilog -debug_access+all -f filelist.f -o simv
./simv +vcs+vcdpluson

波形分析

  • 识别时序关系
  • 追踪信号传播
  • 比较预期与实际结果
  • 使用标记进行测量
  • 创建协议解码器

覆盖率收集

  • 语句覆盖率
  • 分支覆盖率
  • 翻转覆盖率
  • FSM覆盖率
  • 功能覆盖率（SystemVerilog）

混合语言

  • 分别编译VHDL和Verilog
  • 使用适当的接口绑定
  • 处理类型转换
  • 配置库顺序
  • 测试边界条件

依赖项

  • 仿真器CLI集成
  • 波形查看器知识
  • 覆盖率分析工具