嵌入式软件 Skill技能列表
内存分析技能Skill memory-analysis
本技能是专为嵌入式系统设计的综合内存分析工具，提供链接器映射文件解析、栈使用量估算、堆碎片检测、内存泄漏排查以及全面的内存优化策略。核心功能包括静态内存布局分析、动态使用模式跟踪、性能瓶颈定位和资源优化建议，帮助开发者高效管理有限的内存资源，提升系统稳定性和性能。关键词：嵌入式内存分析，栈溢出检测，堆碎片优化，内存泄漏排查，链接器映射文件，资源优化，性能调优。
NordicnRF嵌入式开发专家技能Skill nordic-nrf
此技能提供 Nordic Semiconductor nRF5x 系列微控制器和 nRF Connect SDK 的专家级开发支持，专注于蓝牙低功耗、Thread/Matter 无线协议、功耗优化与调试。核心能力包括 BLE 应用开发、功耗分析、外设配置、固件更新和无线物联网解决方案实现。适用于嵌入式软件工程师、物联网开发者和硬件工程师进行低功耗无线设备开发。
STM32HAL/LL嵌入式驱动技能Skill stm32-hal
STM32 HAL/LL 技能是用于意法半导体STM32系列微控制器的嵌入式软件开发专业技能。它提供对STM32CubeMX集成、HAL（硬件抽象层）驱动程序使用、LL（底层）驱动程序优化、时钟配置、DMA（直接内存访问）设置、外设配置（如GPIO、UART、SPI、I2C、ADC、定时器）以及电源管理的全面支持。该技能适用于嵌入式系统开发、BSP（板级支持包）实现、设备驱动开发、低功耗设计和硬件启动流程，是开发基于ARM Cortex-M内核的STM32微控制器应用的关键工具。
功耗分析Skill power-analysis
功耗分析技能是专注于FPGA（现场可编程门阵列）芯片低功耗设计的专家能力。它通过运行专业工具（如Vivado功耗估算器）进行精确的功耗估算，深入分析静态功耗、动态功耗、I/O功耗及时钟网络功耗等核心组成部分。该技能能够识别设计中的高功耗区域，并应用一系列优化技术，如时钟门控、电压与频率缩放、逻辑优化等，以有效降低整体功耗。它还涵盖从早期估算、仿真活动注释到硬件验证的完整分析流程，并考虑热设计因素，是进行高效、可靠低功耗FPGA设计的关键技术支持。 关键词：FPGA功耗分析，低功耗设计，功耗估算，时钟门控，动态功耗优化，静态功耗，Vivado功耗分析，热设计，开关活动，电源域配置
ESP-IDF开发助手Skill esp-idf-helper
ESP-IDF开发助手是一个专为乐鑫ESP32/ESP8266系列芯片设计的嵌入式软件开发工具。它提供了一套完整的命令行工作流，帮助开发者高效完成项目配置、代码编译、固件烧录、串口调试和故障排查。特别针对Linux/WSL环境优化，集成了串口自动映射、烧录进度显示、加密烧录等实用功能，大幅提升物联网（IoT）和嵌入式设备开发的效率。关键词：ESP-IDF, ESP32, 嵌入式开发, 物联网, 固件烧录, 串口调试, WSL开发, 乐鑫芯片, 命令行工具, 自动化脚本
时钟域交叉分析Skill cdc-analysis
时钟域交叉分析技能是用于FPGA和数字集成电路设计的专业工具，专注于识别和处理多时钟域系统中的亚稳态风险。该技能提供完整的CDC解决方案，包括同步器设计（如2FF/3FF同步器、格雷码FIFO）、握手协议实现、MTBF计算和约束生成，确保跨时钟域信号传输的可靠性。适用于ASIC/FPGA验证、时序收敛和高速数字系统设计。 关键词：时钟域交叉 CDC分析 FPGA设计 同步器 亚稳态 格雷码 FIFO 时序约束 ASIC验证 数字电路
正式验证Skill formal-verification
正式验证技能是一种用于FPGA（现场可编程门阵列）和硬件设计的自动化验证方法。它通过形式化方法（如模型检验和属性验证）对设计进行数学上的穷尽性检查，无需依赖传统的仿真测试。核心功能包括编写系统Verilog断言（SVA）、配置约束、分析反例、执行有界/无界模型检验，并与JasperGold、VC Formal等专业工具集成。该技能能确保硬件设计在功能、安全性和活性方面完全符合规范，尤其适用于验证时钟域交叉（CDC）、复杂控制逻辑和关键安全属性，是提高芯片设计可靠性和缩短验证周期的关键技术。 关键词：FPGA验证，正式验证，模型检验，属性验证，SVA断言，JasperGold，VC Formal，硬件验证，形式化方法，反例分析，约束配置，CDC验证，有界模型检验，RTL验证
FPGA片上调试Skill fpga-debugging
FPGA片上调试技能是一种专注于使用集成逻辑分析仪（ILA）、虚拟输入/输出（VIO）等专用硬件调试工具，对现场可编程门阵列（FPGA）设计进行实时硬件级诊断、信号捕获、触发配置和问题排查的专业能力。它帮助工程师在硬件中定位功能错误、时序违规，并通过动态注入测试模式加速验证和调试流程，是FPGA开发中确保设计正确性和可靠性的关键技术环节。
有限状态机设计Skill fsm-design
该技能专注于在FPGA（现场可编程门阵列）硬件设计中，进行有限状态机的架构设计、编码实现与性能优化。核心能力包括设计摩尔/米利状态机、应用多种状态编码方案、确保安全可靠的逻辑实现（如非法状态恢复），并进行面向面积或速度的优化。适用于数字电路控制逻辑开发，是嵌入式系统、通信协议和处理器控制单元等硬件开发的关键技术。 关键词：有限状态机 FSM， FPGA设计， 硬件描述语言 HDL， 状态编码， 数字电路， 控制逻辑， VHDL， Verilog， 逻辑优化， 嵌入式软件
HDL仿真技能Skill hdl-simulation
HDL仿真技能是用于FPGA（现场可编程门阵列）和数字电路设计功能验证的专业技术能力。该技能专注于使用多种工业级仿真工具（如ModelSim/Questa、Vivado XSIM、VCS、Xcelium等）进行硬件描述语言（HDL）仿真，支持Verilog、SystemVerilog和VHDL。核心功能包括仿真环境配置、测试激励生成、波形调试分析、代码覆盖率收集以及混合语言仿真验证。关键词：FPGA验证、HDL仿真、功能验证、波形分析、覆盖率、SystemVerilog、ModelSim、Vivado、数字电路测试、硬件仿真。
HLSC/C++转RTL技能Skill hls-cpp-to-rtl
HLS C/C++ 转 RTL 技能是一种用于将高级C/C++算法代码通过高层次综合工具自动转换为硬件描述语言（RTL，如Verilog/VHDL）的专家能力。它专注于FPGA硬件加速开发，涉及代码优化、编译指示应用、接口配置和性能分析，是实现硬件-软件协同设计、IP核生成和嵌入式系统加速的关键技术。关键词：高层次综合，HLS，FPGA加速，C++转RTL，硬件设计，Vitis HLS，接口综合，性能优化。
内存接口Skill memory-interfaces
该技能专注于FPGA（现场可编程门阵列）系统中的内存接口设计，涵盖片上内存（如块RAM、分布式RAM）和外部高速内存（如DDR）的高效配置、优化与集成。核心能力包括内存推断、ECC保护、控制器设计、带宽优化及仲裁逻辑实现，旨在提升硬件系统的数据吞吐量、可靠性和资源利用率。关键词：FPGA内存接口，DDR控制器，块RAM设计，ECC内存保护，内存仲裁，硬件优化。